2026年7月3日9时16分，华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了其署名论文《面向多层级电子系统的时间缩微理论》（A Time Scaling Theory for Multi-Layer Electronic Systems）。新版论文（V2）在5月25日V1版本的理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。截至发稿时，该论文在ChinaXiv平台上的点击量已超过25.8万次，下载量接近4.9万次。

论文开门见山地指出了当前半导体产业的核心困境：六十年来驱动行业进步的摩尔定律（其核心逻辑是“几何缩微”），作为持续压低单位晶体管成本的经济法则，已经不再有效——纯粹的尺寸缩小带来的回报趋于平缓，领先节点设计预算超10亿美元，最先进节点——上每晶体管成本也不再下降。

基于这一判断，论文正式提出“τ缩放”（τ scaling）作为接替摩尔定律的新缩放原则。其核心主张是：不再以晶体管面积作为进步的主要度量标准，而是采用时间本身，将单一的特征时间常数τ作为统一的优化目标，从开关晶体管到数据中心工作负载，横跨十二个数量级。

论文进一步指出，τ缩放是自1974年登纳德缩放定律以来，首个为整个计算堆栈建立统一优化目标的缩放原则。

τ缩放的实现路径覆盖电子系统的全部层级。在晶体管层面，通过迁移率增强、应变工程和高κ/金属栅极等手段缩小本征开关延迟；在电路层面，通过更低电阻率的导体、低κ介电质以及垂直集成来缩短信号路径；在芯片层面，通过架构选择、流水线深度和存储层次优化来压缩计算与访存延迟；在系统层面，通过互连拓扑和协议栈设计来缩短端到端的通信时间。

这种“四层贯通”的系统性思维，将过去分散在不同层面的优化努力统一到一个共同的度量标尺之下。

论文展示了两项生产规模的工程验证成果。

首先，在移动SoC领域，通过“LogicFolding”，一种将数字、模拟和存储电路分区到垂直堆叠有源层的设计方法，在固定器件节点上实现了55%的晶体管密度阶跃提升和41%的能效提升。

其次，在AI系统领域，通过协同设计的完整技术栈，包括内存语义的统一总线架构（Unified Bus）、近封装光I/O（Hi-ONE）以及边到面3D Folding，预计到2035年硬件集成度将增长超过100倍。

这两项数据来自论文正文，是V2版本区别于V1理论框架的核心增量——从“思想纲领”推进到了“工程实证”。

从5月25日的V1到7月3日的V2，韬定律用不到40天完成了一次从理论框架到工程落地的跨越。随着秋季搭载首款韬芯片（麒麟芯片）的新品手机即将面世，这一以“时间”为度量衡的新范式，将迎来市场的严格检验。

何庭波论文原文

来源：人民邮电报